1 仿真内容
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序号 |
电源信号名称 |
仿真内容 |
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1 |
3.3V |
1．IR Drop分析 2．谐振模式分析 3．阻抗分析 |
2模型资料/文件
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文件/器件 |
模型/文件 |
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PCB文件 |
XXXX.brd |
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原理图 |
XXXX.pdf |
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电容模型库 |
参考XXXX器件库模型参数 |
3 仿真内容描述
1）IR Drop 分析：仿真电源平面层的直流电压降，以及过孔、铜皮的电流密度与电流方向，考察平面层的载流能力。
2）谐振模式分析：
在预布局设计阶段进行谐振模式分析，可以考察当前的叠层结构、平面分割和初步去耦设计是否合理。通过改变叠层结构、平面分割以及去耦电容，可以改变谐振的频率和分布，尽可能的不要将关键的器件和走线落在与之工作频率相关的、谐振较大的平面之上。后仿真中，若关键器件放在谐振点上，在相应位置添加去耦电容器，改变谐振特性，从而满足电源分配网络（PDN）的要求。
3）阻抗分析：
通过添加各类去耦电容器，使PDN在一定频率范围内满足目标阻抗的要求，以使负载芯片在电压波动允许的范围内得到持续、快速、稳定的电流供应，从而保证系统供电的可靠性和良好的噪声抑制。4 PCB叠层参数
5 PDN分布关系
根据原理图设计，待分析的PDN以及电流消耗大致情况如表1所示。表1中忽略了一些功耗很小的芯片。
表1 PDN分布关系列表
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电源网络 |
供电模块 |
供给芯片 |
电流消耗 |
总计 电流 |
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3.3V |
X1、X3 |
D27à转1.0V_V6A_N |
IMGTAVCC=56.1mA*20=1.2A，效率80%，所以VRM输入电流约为0.45A |
13.9A |
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D29à转1.0V_V6A_S |
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D28à转1.2V_V6A_N |
IMGTAVTT=55.9mA*20=1.2A，效率80%，所以VRM输入电流约为0.45A |
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D30à转1.2V_V6A_S |
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D31à转1.0V_V6B_N |
IMGTAVCC=56.1mA*20=1.2A，效率80%，所以VRM输入电流约为0.45A |
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D33à转1.0V_V6B_S |
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D32à转1.2V_V6B_N |
IMGTAVTT=55.9mA*20=1.2A，效率80%，所以VRM输入电流约为0.45A |
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D34à转1.2V_V6B_S |
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D35à转1.0V_V5_L |
IMGTAVCC，GTX电流约为1.2A，效率70%，所以VRM输入电流约为0.5A |
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D37à转1.0V_V5_H |
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D36à转1.2V_V5_L |
IMGTAVTTTX+IMGTAVCCPLL，GTX电流约为0.7A.，效率80%，故VRM输入电流约为0.3A |
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D38à转1.2V_V5_H |
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D45à转1.0V_V6A |
供V6的内核，输出15A，效率85%，输入电流约5.35A |
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D46à转1.0V_V6A |
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D49à转1.0V_V6B |
供V6的内核，输出15A，效率85%，输入电流约5.35A |
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D50à转1.0V_V6B |
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持续输入电流约为0.1A，共计0.1A*6=0.6A |
6 IR-Drop 仿真
根据负载芯片电流消耗情况，观测电源平面各点的DC压降情况，以及电流密度是否超出铜皮的载流能力等，各个电源网络的详细分析图如下：
1）3.3V电源网络
平面DC电压分布图（第10层）：
..........
平面电流密度分布图（第10层）：
..........
问题点：电流密度局部过大_第10层_最大129.8A/mm2
..........
问题点具体位置：
.......................
总结：根据以上仿真结果可见， 3.3V电源网络有部分地方表现出比较大的电流密度，建议将相应地方的宽度加大或增加过孔数量，从而改善电流密度分布情况。备注：电流密度判断标准见附件“平面载流能力说明”。
7 平面谐振分析
良好的PDN设计应保证在谐振频点上无此谐振频率的激励源或者信号走线，如果有则建议在谐振点添加此频率的去耦电容来改善谐振状况，从而将因平面本证谐振引起的电源弹、地弹减小到最小。
................
说明：在上图红色平面出现谐振较大的现象，谐振幅度为正负0.99V，根据芯片摆放位置情况可知，在这处有可能会出现403MHz左右的激励信号源，从而引起平面在此频率处的谐振，造成电磁辐射和SI、PI问题。建议在此处增加高频去耦电容器，如0402 X7R 390pF ESL=0.45nH。数量可以选择1-2颗。
8 电源网络阻抗分析
报告中采用基于频域目标阻抗的方法来评估电源网络的性能。目标阻抗的定义如下：
其中，Voltage_tolerance是电压噪声容限，一般为供电电压的5%；Transient_current为芯片正常工作时的瞬时电流，如不知道这一数值可按照最大电流的一半估计。 按照这一方法，设计目标就是在一定的频率范围内，使电源网络的阻抗不超过目标阻抗。如果在某些频点或者频段阻抗超标，可以添加相应的电容器进行去耦。由于封装电感等寄生参数的影响，PCB板级的去耦频率上限一般为200MHz，高于这一频率需要封装内或者die上的去耦电容。
表2 PDN目标阻抗
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电源网络 |
供给芯片 |
电流消耗 |
电源网络 瞬时电流 |
目标阻抗 |
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3.3V |
D27à转1.0V_V6A_N |
IMGTAVCC=56.1mA*20=1.2A，效率80%，所以VRM输入电流约为0.45A |
13.9A |
0.012ohm |
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D29à转1.0V_V6A_S |
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D28à转1.2V_V6A_N |
IMGTAVTT=55.9mA*20=1.2A，效率80%，所以VRM输入电流约为0.45A |
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D30à转1.2V_V6A_S |
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D31à转1.0V_V6B_N |
IMGTAVCC=56.1mA*20=1.2A，效率80%，所以VRM输入电流约为0.45A |
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D33à转1.0V_V6B_S |
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D32à转1.2V_V6B_N |
IMGTAVTT=55.9mA*20=1.2A，效率80%，所以VRM输入电流约为0.45A |
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D34à转1.2V_V6B_S |
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D35à转1.0V_V5_L |
IMGTAVCC，GTX电流约为1.2A，效率70%，所以VRM输入电流约为0.5A |
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D37à转1.0V_V5_H |
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D36à转1.2V_V5_L |
IMGTAVTTTX+IMGTAVCCPLL，GTX电流约为0.7A.，效率80%，故VRM输入电流约为0.3A |
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D38à转1.2V_V5_H |
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D45à转1.0V_V6A |
供V6的内核，输出15A，效率85%，输入电流约5.35A |
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D46à转1.0V_V6A |
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D49à转1.0V_V6B |
供V6的内核，输出15A，效率85%，输入电流约5.35A |
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D50à转1.0V_V6B |
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D17-D22(TXB0105PWR) |
持续输入电流约为0.1A，共计0.1A*6=0.6A |
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3.3V_V5 |
D3(V5) |
V5的3.3V I/O电流约3A |
3A |
0.055ohm |
1）3.3V电源网络
...........对于DC-DC电源芯片，其响应频率最高到几百KHz，所以报告中阻抗分析到1MHz。上图中蓝色横线定义了3.3V网络的目标阻抗，可见在1MHz频率范围内，芯片D31处的阻抗满足要求
2）3.3V_V5电源网络
...............3.3V_V5网络给V5 FPGA相应I/O供电，根据总线速度阻抗需要分析到100MHz，这里分析到板级上限200MHz。从上图可见，在高于50MHz时阻抗超过了目标阻抗的要求。建议在D3附近添加SRF（自谐振频率）更高的去耦电容器，下面给出一些参考值，数量要根据具体类型的ESR来选取。原理图中主要是使用了0.1uF的电容器，SRF在25MHz左右，如空间有限可以去掉一些，换成更高频率的电容器。
0402 X5R 2.2nF ESL=0.45nH SRF=170MHz
0402 X5R 4.7nF ESL=0.55nH SRF=100MHz
0402 X7R 22nF ESL=0.45nH SRF=50MHz
附件1：DC-DC芯片输入电流计算
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附2---平面载流能力说明
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